20.500.12556/DKUM-82710 Integracija procesorskega jedra v NFC vmesnik magistrsko delo Integration of processor core into NFC interface device V magistrski nalogi je opisana integracija in verifikacija procesorskega jedra v vmesnik NFC. Predstavljeno je osnovno delovanje posameznih sklopov integracije, delovanje vmesnika NFC in procesorskega jedra. Pri integraciji smo se soočili z načrtovanjem digitalnih blokov za medsebojno komunikacijo vmesnika NFC in procesorskega jedra preko podatkovnih vodil AHB in APB. Preuredili smo pomnilniško arhitekturo procesorskega jedra tako, da smo lahko postavili digitalni del – registre in notranji pomnilnik vmesnika NFC na mesta v pomnilniški arhitekturi, kjer dostopa procesorsko jedro. Za potrebe verifikacije sistema smo razvili programsko kodo za procesorsko jedro, preko katerega krmilimo vmesnik NFC. Delovanje vmesnika NFC smo preverili s simulacijo protokola FeliCa, s katerim smo simulirali prisotnost kartice na antenskih priključkih vmesnika NFC. S tem smo preverili sprejem in vpis podatkov v notranji pomnilnik vmesnika NFC. Soočili smo se tudi z načrtovanjem protokola SWD za razhroščevanje procesorskega jedra, vpisom programske kode preko SWD vodila v pomnilnik in izvajanje kode, vpisane v pomnilnik RAM. This master thesis describes the integration and verification of a processor core with NFC interface. The basic operation of each integration unit, the operation of the NFC interface and processor core is presented. In the integration part, we designed digital blocks for communication between the NFC interface and processor core via AHB and APB data buses. We rearranged the memory architecture of the processor core for digital part of the NFC interface – the registers and the internal memory. In order to verify the system, we developed firmware for the processor, through which the NFC interface is controlled. We prepared a test bench for FeliCa protocol, which was used to simulate the presence of a card on the antenna pins of the SoC. With the successfully received packet in the processor core, we verified APB and AHB data bus connection between the processor core and NFC interface. We also made a test bench for the SWD protocol, which is used for debugging, loading program code into RAM, and executing the program code from RAM. procesorsko jedro vmesnik NFC SoC AHB APB FeliCa SWD Processor core NFC interface AHB APB FeliCa SWD true true false [K. Slavinec] Slovenski jezik Angleški jezik Magistrsko delo/naloga 2022-08-30 15:52:36 2022-10-21 13:36:27 2022-12-21 03:09:10 0000-00-00 00:00:00 2022 0 Maribor 0 Maribor 1 spletni vir (1 datoteka PDF (XVII, 93 f.)) 0000-00-00 NiDoloceno NiDoloceno NiDoloceno 0000-00-00 0000-00-00 0000-00-00 004.383.3(043.2) 134619139 MAG_Slavinec_Kevin_2022.pdf MAG_Slavinec_Kevin_2022.pdf 1 F23E591FC116B593C94E7936DDACE29F f67a3931adbc0cf017e3c2f274859b1afd745d25f4347364ff1f759f23284346 f4496bc2-2873-11ed-9649-00155d000105 https://dk.um.si/Dokument.php?lang=slv&id=161244 Fakulteta za elektrotehniko, računalništvo in informatiko 0 0 0